화웨이 타오(τ) 법칙이 '삼전닉스'에 던진 도전장

반도체 경쟁의 축이 60년 동안 유효했던 '공간'에서 이제 '시간'으로 이동할 수 있을까요. 도전장을 내민 주인공은 미국도, 한국도 대만도 아닌 중국의 화웨이(Huawei)입니다. 2026년 7월 3일, 화웨이 반도체 사업부 총재 허팅보(何庭波)는 중국과학원 논문 사전 공개 플랫폼 차이나시브(ChinaXiv)에 《다층 전자 시스템의 시간 축소 이론(A Time Scaling Theory for Multi-Layer Electronic Systems)》 V2 버전을 발표했습니다.

불과 39일 전인 5월 25일, 상하이에서 열린 국제회로시스템연구회(ISCAS 2026)에서 동일한 제목의 V1 논문이 처음 발표된 이후, 화웨이는 반도체 업계의 근간을 흔들 이론을 단 39일 만에 엔지니어링 수준으로 구체화하는 데 성공한 것입니다.

이 논문이 던지는 질문은 단순하면서도 근본적입니다. "트랜지스터가 더 이상 예전처럼 쉽게 작아질 수 없다면, 계산은 어떻게 계속 빨라질 수 있는가." 60년간 반도체 산업은 하나의 암묵적 약속에 따라 움직여왔습니다. 매 18개월마다 트랜지스터가 작아지고, 주파수가 올라가고, 논리 게이트당 비용이 내려간다는 약속입니다. 그러나 이 논리는 더 이상 유효하지 않습니다. 7nm 노드 이후 기하학적 축소(geometric scaling)는 더 이상 역사적인 수익을 내지 못하고 있기 때문입니다.

극자외선(EUV) 리소그래피는 패터닝의 물리적 한계에 다가가고 있고, 첨단 노드의 칩 설계 예산은 개당 10억 달러를 넘어섰으며, 최첨단 공정에서 트랜지스터당 가격은 더 이상 내려가지 않습니다. 오히려 역전되는 경우도 생겼습니다. 이 시점에서 화웨이의 제안은 패러다임 전환입니다. 더 이상 '얼마나 작게'가 아니라 '얼마나 빠르게'라는 더욱 근본적인 접근법 말이죠.

τ스케일링, 시간이라는 새로운 척도

타오(τ) 법칙의 핵심은 단 하나의 물리량, 시간 상수 τ입니다. 논문은 τ를 트랜지스터층, 회로층, 칩층, 시스템층 네 부분이 중첩된 것으로 정의하며, 그 스케일은 피코초(10⁻¹²초)에서 초(1초)까지 약 12자릿수에 걸쳐 있습니다. 전통적인 무어의 법칙이 "트랜지스터가 2년마다 두 배로 밀집된다"는 공간적 약속이라면, 타오 법칙은 "시스템 전체의 응답 시간 τ를 지속적으로 단축한다"는 시간적 약속입니다.

트랜지스터 스위칭이 빨라지는 것도, 회로 내 신호가 덜 우회하는 것도, 칩이 요청에 더 빠르게 응답하는 것도 모두 τ를 단축하는 다양한 경로일 뿐입니다. τ 스케일링이 주목받는 이유는 공정 미세화 없이도 성능을 끌어올릴 수 있는 통합 프레임워크를 제공하기 때문입니다. 논문은 이를 "Dennard 스케일링 이후 처음으로 전체 컴퓨팅 스택에 공유 최적화 목표를 설정한 스케일링 원칙"이라고 규정합니다.

V1이 뼈대였다면, V2는 살을 붙이다

V1 논문이 이론적 골격을 제시했다면, V2는 뼈에 살을 붙인 버전입니다.

첫째, 데이터의 정밀화입니다. V1의 모호했던 "성능 41% 향상"은 V2에서 "동등 성능 대비 전력 41% 감소"로 정정되었고, "주파수 13% 향상"에는 "상온, 1.1V 공급 전압"이라는 구체적인 측정 조건이 추가되었습니다. V2는 또한 새로운 표를 추가하여 전압, 주파수, 전력, 면적을 한눈에 비교할 수 있게 했습니다.

둘째, 기술 선택의 이유가 공개되었습니다. V1이 "LogicFolding을 적용했다"고만 언급했다면, V2는 왜 이 기술을 선택했는지를 상세히 설명합니다. 예를 들어 3D 적층에는 순차적(sequential) 3D 적층과 웨이퍼-투-웨이퍼(W2W) 혼성 본딩이라는 두 가지 접근법이 있는데, 화웨이는 후자를 선택했습니다.

순차적 3D는 이론상 정밀도가 가장 높지만, 층이 쌓일 때마다 하층이 반복적인 고온 공정을 겪어 트랜지스터 특성이 열화되고 수율이 급감합니다. 반면 W2W 혼성 본딩은 각 웨이퍼를 독립적으로 최적 공정으로 제조한 후 접합하므로 수율을 확보할 수 있습니다.

셋째, 공학적 난제가 처음으로 공개되었습니다. 방열 문제가 대표적입니다. 회로를 수직으로 적층하면 배선은 짧아지지만 열도 함께 쌓입니다. V2는 이 문제를 '열 인식 파티셔닝 및 배치(Thermal-aware partitioning and placement)'로 완화한다고 밝히며, 고전력 모듈을 수직으로 겹치지 않게 배치하는 전략을 제시했습니다.

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